Bleibt der Synthesevorteil nach der Verdrahtung bestehen?

Die offene Frage hinter einem besseren Synthesewert

Unsere ursprüngliche AlphaEvolve-Suche verbesserte das Flächen-Verzögerungs-Produkt eines exakten Vier-Lane-Produktgenerators um 2,349 %. Die Zellfläche stieg dabei um 0,1843 %, während die kombinatorische Verzögerung um 2,5287 % sank. Dieser schnelle Vergleich enthielt noch keine extrahierten Leitungsparasitiken. Er beantwortete deshalb nicht, ob der Kandidat auch in einer vollständigen Rechenkachel eine günstigere physische Lösung ergibt.

Hier schließen wir genau diesen Vergleich ab. Der ausgewählte A2-Produktgenerator wird in dieselbe vollständige Gleitkommakachel eingesetzt wie zwei klassische Alternativen. Alle drei durchlaufen Synthese, Platzierung, Taktbaumaufbau, Verdrahtung, Parasitenextraktion und die gleichen Abschlussprüfungen. Die Frage lautet, ob der kleinere Synthese-Proxy nach diesen zusätzlichen Kosten bestehen bleibt. Das ist ein Vergleich konkreter Schaltungen unter einem festgelegten Ablauf.

Die Rechenfunktion bleibt unverändert

Ein veränderbarer BF16-Aktivierungswert wird an vier Lanes verteilt. Jede Lane erhält ein unabhängiges, ebenfalls veränderbares BF16-Gewicht und aktualisiert einen von vier lokalen Summenkontexten. Die zentrale Operation ist eine fusionierte Multiplikation mit Addition:

s_neu = round_FP32_RNE(BF16(a) × BF16(b_i) + FP32(s_alt))

RNE bezeichnet Round-to-nearest mit ties-to-even. Das Produkt wird vor der Addition nicht separat auf BF16 oder FP32 gerundet. Subnormale Werte, Sonderwerte, die festgelegte RISC-V-NaN-Behandlung und Ausnahmeflags gehören zum Funktionsvertrag. Der gespeicherte Wert ist eine gerundete FP32-Summe in einer 33-Bit-recFN-Kodierung. Das zusätzliche Kodierungsbit bedeutet keine zusätzliche numerische Präzision.

Geändert wird ausschließlich die exakte ganzzahlige Produktbildung im Mantissenpfad. Alignierung, Addition, Rundung, Flags, Rückstau, Reset, Kontextwechsel und Ausgabeschnittstelle bleiben gleich. Die Kachel besitzt keinen Host-SRAM. Externe Gewichtsspeicherung, Modellspeicher, Netzwerk, Server und vollständige Modellinferenz liegen außerhalb dieser Messgrenze.

Warum zwei klassische Vergleichsentwürfe nötig sind

Balanced bildet die herkömmliche Produktstruktur mit einer ausgewogenen Addition der Teilprodukte ab. Radix16 nutzt eine gröbere Zerlegung mit gemeinsam genutzten Vielfachen. A2 ist der vor dem Layout ausgewählte Kandidat aus der ursprünglichen nativen AlphaEvolve-Suche. Er verwendet gemeinsam genutzte Radix-4-Vielfache und eine veränderte Anordnung der Produktbits. Die Rechenidentität ist in allen Fällen gleich.

Eine einzige Referenz könnte einen Zielkonflikt verdecken. Eine klassische Lösung kann die kürzere Mindestperiode haben, während die andere weniger Zellen benötigt. Deshalb berichten wir alle drei Kacheln und vergleichen A2 mit beiden. Für die Timingentscheidung zählt die schnellste gültige klassische Kachel. Für die Flächenentscheidung zählt die kleinste gültige klassische Kachel. Keine Referenz wird nachträglich entfernt, weil sie für A2 ungünstig ausfällt.

Ein gemeinsamer physischer Ablauf

Verwendet wird die offene IHP-SG13G2-Standardzellbibliothek in der typischen Ecke bei 1,20 V und 25 °C. Das OpenROAD-Flow-Scripts-Abbild ist über seinen unveränderlichen Digest gebunden. Alle drei Entwürfe haben dieselbe Diegröße von 1.000 × 1.000 µm, einen Kernbereich von 20 bis 980 µm in beiden Achsen und die Platzierungsdichte 0,35. Das sind gemeinsame Randbedingungen und keine optimierte Chipfläche.

Die SDC-Dateien enthalten 50 ns Taktvorgabe, 10 ns Eingangs- und Ausgangsbudgets sowie 0,1 ns Taktunsicherheit. Die Verbindungslast wird nach der Verdrahtung aus SPEF übernommen. Eine gemeinsame elektrische Reparaturstufe nach der Antennenreparatur darf Puffer einfügen und Verbindungen neu führen. Sie läuft genau einmal in allen drei V2-Entwürfen. Der maximale Fanout bleibt auf acht begrenzt. Die Korrektur lockert weder diese Grenze noch Kapazitäts-, Slew- oder Timingbedingungen.

Die Quellenprüfung bindet den eingefrorenen Ablauf, die jeweilige Produktquelle und die gemeinsame Kachel an die resultierenden Endartefakte. Die Kennwerte stammen aus diesen vollständigen V2-Läufen. Ein früherer erfolgreicher Entwurf mit einem anderen Reparaturablauf wird nicht stillschweigend als gleichwertiger Vergleich verwendet.

Welche Fehlversuche zur endgültigen Fassung führten

Der erste Balanced-Lauf erreichte die Endnetzliste und bestand die Funktionsprüfungen, verletzte aber die Fanoutgrenze an einer Stelle. Er wurde deshalb physisch abgelehnt. Ein früher Radix16-Lauf bestand seine Prüfungen, gehörte jedoch noch zum älteren Ablauf. Beide Ergebnisse bleiben als Vorgeschichte dokumentiert.

Die erste gemeinsame Reparaturfassung brach beim globalen Routing ab. Im Originalprotokoll steht EST-0104. Die äußere Ablaufprüfung meldete anschließend, dass der Reparaturhook nicht vollständig abgeschlossen war. Ein gezielter Checkpointversuch reproduzierte den Fehler. Nach dem erneuten Aufbau der platzierungsbasierten RC-Schätzung konnte das globale Routing fortgesetzt werden. Eine verbliebene Antennenverletzung machte auch diesen Diagnoseversuch ausdrücklich noch nicht zu einem abgeschlossenen Layout.

Die daraufhin eingefrorene V2-Fassung baut zuerst die platzierungsbasierten Parasitiken und danach die globale RC-Sicht neu auf. Anschließend verwendet sie den gemeinsamen Reparaturablauf. Erst die vollständig neu gelaufenen V2-Kandidaten bilden die hier berichtete Dreiergruppe. Diese Unterscheidung verhindert, dass ein bestandener Zwischenschritt als endgültige physische Abnahme erscheint.

Die vollständigen Layoutwerte

A2 ist vollständig durchgelaufen, erfüllt aber die physische Annahmebedingung nicht. Ein Signalnetz besitzt neun physische Eingangslasten bei der unveränderten Grenze acht. Die Zahlen der A2-Spalte sind tatsächlich berichtete Rohwerte. Sie bilden keinen qualifizierten Leistungsnachweis und werden nicht als Sieg in die Rangfolge aufgenommen.

Die Standardzellfläche ist die Summe der belegten Zellflächen. Sie ist weder die feste Diefläche noch eine Gesamtfläche einschließlich externem Speicher. Die Leitungslänge stammt aus dem Detailrouting. Die SPEF-Kapazität ist die Summe der extrahierten Netzkapazitäten bei PIN_CAP NONE. Zell-Eingangskapazitäten bleiben in der Timinganalyse über Liberty enthalten, gehören aber nicht zu dieser Leitungskapazitätssumme.

Die Mindestperioden werden vom Werkzeug mit 0,01 ns Auflösung ausgegeben. Das ist die Auflösung des Berichts und keine entsprechend präzise Aussage über einen hergestellten Chip. Die vollständigen Originalpfade im Nachweispaket erlauben, die Zeitbudgets und Pfadgrenzen genauer zu prüfen.

Wie sich A2 gegenüber beiden Referenzen einordnet

Jede Prozentzahl verwendet dieselbe Rechnung: 100 × (Wert_A2 / Wert_Referenz − 1). Das Flächen-Perioden-Produkt in dieser Tabelle bezieht sich auf die vollständige Kachel und ihre interne Mindestperiode. Es ist eine andere Größe als der kombinatorische Produktbank-Proxy der ursprünglichen Suche. Die beiden Prozentwerte dürfen deshalb nicht als fortlaufende Messreihe derselben Größe gelesen werden.

Die schnellste zulässige klassische Referenz ist Balanced. Gegenüber ihr liegt die berichtete interne Mindestperiode von A2 um +8,239 % höher. Die kleinste zulässige klassische Referenz ist Radix16. Gegenüber ihr liegt die Zellfläche von A2 um +1,605 % höher. Die elektrische Ablehnung gilt unabhängig von diesen Prozentwerten. Auch eine rechnerisch günstigere Einzelzahl würde eine verletzte physische Bedingung nicht aufheben.

Interne Taktgrenze und Portbudget getrennt lesen

Die interne Mindestperiode betrachtet registergebundene Pfade in der Kachel. Der zweite Wert berücksichtigt zusätzlich die Portpfade unter den gewählten Ein- und Ausgangsbudgets. Beide Werte sind nützlich, beantworten aber unterschiedliche Integrationsfragen. Eine umgebende Schaltung mit anderen Schnittstellenbudgets kann die nutzbare Taktgrenze verändern.

Im Balanced-Endlayout verläuft der berichtete längste interne Pfad von Bit 23 nach Bit 14 des lokalen Summenregisters in Lane 3. Ein kritischer Pfad unter Einschluss der Ports beginnt dagegen bei a[7] und endet im lokalen Summenregister von Lane 0. Das zeigt, weshalb eine isolierte Verbesserung der Produktbank nicht automatisch die gesamte Rückkopplung aus Alignierung, Addition, Rundung und Summenspeicherung beschleunigt.

Die konkreten Pfade sämtlicher Kandidaten werden als Originalauszüge mitgeliefert. Sie belegen den beobachteten Pfad im jeweiligen Layout. Sie beweisen allein noch keine eindeutige kausale Erklärung für jeden Unterschied zwischen den Entwürfen. Dafür wären weitere gezielte Ablationen mit unveränderten Randbedingungen nötig.

Funktion an den tatsächlich verdrahteten Endnetzlisten

Vor dem Layout sichern vier kombinatorische SAT-Teilprüfungen die exakte Produktfunktion. Jede Lane wird bei allen 40 frei variierenden Eingangsbits geprüft. Diese Beweise gelten für den Produktgenerator. Sie werden nicht als vollständiger sequentieller Formalbeweis der gesamten Gleitkommakachel ausgegeben.

Zusätzlich durchlaufen RTL und tatsächlich verdrahtete Endnetzliste dieselben gezielten und erweiterten Testspuren. Die gezielte Spur enthält 163 Kommandos, 272 Lane-FMAs, 77 Ausgaben und 19 Resets. Die Stressspur enthält 4.177 Kommandos, 8.192 Lane-FMAs, 2.065 Ausgaben und 81 Resets. Neben Zahlenbits und Flags gehören Kontextwechsel, Rückstau und Reset zum Test. Die erwarteten Werte wurden in der Quellenprüfung mit einem separaten Ganzzahlarithmetik-Orakel nachgerechnet.

Zu jeder positiven Spur gehört eine absichtlich verfälschte Sollausgabe. Diese Negativkontrollen müssen am erwarteten Vergleich scheitern. Für jeden Kandidaten sind damit vier erkannte falsche Sollspuren dokumentiert, jeweils zwei an RTL und Endnetzliste. Erfolgreiche endliche Testmengen sind ein Funktionsnachweis für diese Fälle und keine Behauptung, alle möglichen Zustandsfolgen vollständig erschöpft zu haben.

Der funktionale Testbench verwendet 100 ns Periodendauer ohne Zell- und Leitungsverzögerungen. Es ist eine Zero-Delay-Simulation, keine SDF-Zeitsimulation. Die physische Timingprüfung erfolgt davon getrennt durch extrahierte statische Timinganalyse unter der 50-ns-Vorgabe. Die beiden Prüfungen dürfen nicht miteinander verwechselt werden.

Welche elektrischen Bedingungen wirklich erfüllt sind

Alle drei finalen V2-Layouts weisen in den verwendeten Abschlussberichten null Detailrouting-DRC-Verletzungen und null verletzende Antennennetze oder Antennenpins auf. Kapazitäts-, Slew-, Setup- und Hold-Verletzungen stehen ebenfalls auf null. VDD und VSS sind laut den jeweiligen Versorgungsprüfungen verbunden. Balanced und Radix16 erfüllen zusätzlich das Fanout-Gate. Bei A2 bleibt genau eine Verletzung bestehen.

Die neunte Last ist konkret nachvollziehbar. Das Signalnetz net7262 verbindet acht logische Eingänge und zusätzlich den Eingang der Antennendiode ANTENNA_16 vom Typ sg13g2_antennanp. Die funktionale Verilog-Netzliste zeigt die acht Logiklasten. Das vollständige SPEF und der Export aus der physischen Datenbank enthalten zusätzlich die Diode. Diese reale neunte Last wird nicht als harmlose Ausnahme ausgeblendet. Der A2-Lauf bleibt entsprechend dem ursprünglichen Prüfer abgelehnt.

Eine strenge Parasitenprüfung meldet weiterhin unannotierte offene Ausgänge von CTS-Dummy-Lastzellen. Die ursprüngliche Warnung bleibt im Nachweispaket erhalten. Die begrenzte Qualifizierung nimmt ausschließlich diese nachgewiesen unverbundenen Ausgänge aus. Für jeden einzelnen Pin wird anhand von Endnetzliste, vollständigem SPEF, Fanouttabelle und Liberty geprüft, dass der Ausgang wirklich offen ist und sämtliche angeschlossenen Clock-Eingänge im extrahierten RC-Netz erreichbar sind. Die reale Eingangskapazität der Lastzelle bleibt berücksichtigt.

Die einzeln geprüften offenen CTS-Ausgänge verteilen sich wie folgt: Balanced: 16, Radix16: 9, AlphaEvolve A2: 10. Bei A2 hebt diese gesonderte CTS-Prüfung die Fanoutablehnung ausdrücklich nicht auf. Ein verbundener, aber unannotierter Datenausgang wäre kein zulässiger Ersatz für die CTS-Ausnahme. Ebenso würden eine fehlende Clock-Verbindung oder ein nicht erreichbarer Eingang die Prüfung scheitern lassen.

Die Entscheidungsschwelle und der Aufwand

Vor dem vollständigen Vergleich wurden zwei Erfolgsschwellen festgelegt. Die Timingroute verlangt mindestens 5 % geringere interne Mindestperiode bei höchstens 1 % zusätzlicher Zellfläche. Die Flächenroute verlangt mindestens 5 % weniger Zellfläche bei höchstens 1 % größerer interner Mindestperiode. Ein Erfolg gegen die für das jeweilige Ziel stärkste klassische Kachel begründet einen weiteren Lauf bei Platzierungsdichte 0,40. Dieser Bericht enthält ausschließlich die erste Dichte von 0,35.

Die AlphaEvolve-Variante besteht alle ausgeführten Rechentests, scheitert aber an der unveränderten Fanoutgrenze. Damit ist sie unter diesem Ablauf kein zulässiger physischer Sieger. Die dokumentierten Kennwerte bleiben als Diagnose sichtbar. Balanced liefert unter den beiden zulässigen Kacheln die kürzere interne Mindestperiode, Radix16 die kleinere Zellfläche. Es folgt kein weiterer Layoutlauf aus dieser Kampagne.

Die archivierten vollständigen V2-Abläufe dauerten Balanced: 26,2 Minuten, Radix16: 28,0 Minuten, AlphaEvolve A2: 23,7 Minuten. Diese Zeiten umfassen die im jeweiligen Runner erfasste Verarbeitung. Frühere Fehlversuche und die Diagnose werden separat aufgeführt. Sie werden nicht aus der Arbeitsgeschichte entfernt. Aus den drei Laufzeiten ergibt sich kein Nachweis einer generellen Verkürzung des Entwurfsprozesses durch KI. Dafür fehlen insbesondere ein gleichwertiger Vergleich des gesamten Arbeitsaufwands und eine entsprechende Serie unbekannter Aufgaben.

Ein Nachweispaket mit einer klaren Wiederholungsgrenze

Das kuratierte Layoutpaket enthält unveränderte Endnetzlisten, SPEF- und SDC-Dateien, originale Routing- und Abschlussmetriken, Fanouttabellen, ausgewählte Originalpfade sowie Produktquellen, gemeinsame Kachelquellen und Testspuren. Auch die gepinnte typische IHP-Bibliothek samt Original-Lizenz ist enthalten. Dateihashes binden diese Artefakte an die Veröffentlichung.

python verify_layout.py --cts --self-test

Der Offlineprüfer berechnet die Kennwerte und prozentualen Unterschiede aus den mitgelieferten Quellen neu. Er prüft auch die neun physischen A2-Lastpins einschließlich der Antennendiode und muss die Ablehnung erhalten. Mit --cts kontrolliert er sämtliche eng begrenzten CTS-Ausnahmen erneut anhand der vollständigen Verbindungen. Neun bewusst beschädigte Datenkopien müssen zurückgewiesen werden. Dazu gehört der Versuch, A2 nachträglich als zulässig zu markieren. Dabei starten weder eine neue Synthese noch Verdrahtung oder Funktionssimulation. Für eine zusätzliche Icarus-Wiederholung der Endnetzlisten liegen die Testspuren und Zellmodelle bei. Die Anleitung unterscheidet diese optionale Simulation ausdrücklich vom Offlineprüfer.

Ein vollständiger neuer OpenROAD-Lauf benötigt zusätzliche Werkzeug-, HardFloat-, LEF- und Prozessdateien. Das Paket allein ist deshalb kein vollständiger physischer Replay-Container. Die vorhandenen Rohdaten machen den berichteten Vergleich prüfbar. Sie ersetzen keine externe Begutachtung, keinen Foundry-Signoff und keine Siliziummessung. Energie, vollständige Modellleistung und Marktüberlegenheit wurden in diesem Vergleich nicht gemessen.